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第1章 现代数字系统设计简介1

1.1 现代数字系统设计流程1

1.2 FPGA/CPLD原理2

1.2.1 乘积项技术原理2

1.2.2 CPLD原理2

1.2.3 查找表技术原理4

1.2.4 FPGA原理5

1.2.5 FPGA与CPLD简要比较7

1.3 商用FPGA/CPLD器件简介7

第2章 Verilog标准与基本语法9

2.1 Verilog HDL发展历史9

2.2 Verilog IEEE Standard 1364-1995标准基本语法10

2.2.1 标识符10

2.2.2 注释11

2.2.3 四值逻辑12

2.2.4 数字表达12

2.2.5 字符串12

2.2.6 数据类型13

2.2.7 内建基本门14

2.2.8 连续赋值assign语句14

2.2.9 过程赋值initial和always语句14

2.2.10 运算15

2.2.11 if语句19

2.2.12 case、casex和easez语句19

2.2.13 循环控制语句20

2.2.14 编译指示语句21

2.2.15 时延22

2.2.16 系统任务22

2.2.17 function与task25

2.2.18 参数31

2.3 Verilog IEEE Standard 1364更新标准重要特性简介32

2.3.1 敏感列表32

2.3.2 多维数组32

2.4 Verilog建模33

2.4.1 可综合与不可综合语法34

2.4.2 层次化和模块化设计方法35

2.5 Verilog代码书写36

2.5.1 Verilog代码编写推荐工具36

2.5.2 Verilog模块基本结构37

2.5.3 实例化方法37

2.5.4 层次命名38

2.6 简单Testbench设计38

2.6.1 组合电路Testbench基本结构39

2.6.2 时序电路Testbench基本结构39

2.6.3 文本界面的Testbench39

2.7 Verilog实例40

2.7.1 Lab1：门级电路设计与仿真40

2.7.2 Lab2：简单时序电路设计与仿真43

2.7.3 Lab3：文本界面的Testbench44

2.7.4 Lab4：3-8译码器47

2.7.5 Lab5：全加器47

2.7.6 Lab6：计数器48

2.8 Verilog常见问题49

2.8.1 数字仿真器基本原理49

2.8.2 阻塞赋值与非阻塞赋值50

2.8.3 $display、$strobe和$monitor比较53

2.8.4 #0延时54

2.8.5 竞争条件55

2.8.6 仿真与综合对部分语法的不同理解57

2.8.7 双向端口的仿真59

2.8.8 组合逻辑回环60

2.8.9 timescale问题60

第3章 Modelsim仿真62

3.1 仿真简介62

3.2 Modelsim简介63

3.3 Modelsim使用方式63

3.3.1 命令行方式64

3.3.2 脚本方式64

3.3.3 qverilog单步执行方式66

3.4 系统任务66

3.5 VCD输出66

3.6 SDF标注67

3.7 测试覆盖率68

第4章 Verdi使用73

4.1 Verdi简介73

4.2 Modelsim与Verdi联合调试流程73

4.3 FSDB格式波形导出74

4.4 Verdi使用实例74

第5章 QuartusⅡ使用76

5.1 QuartusⅡ简介76

5.2 FPGA开发流程76

5.2.1 流程简介77

5.2.2 创建项目81

5.2.3 设置约束82

5.2.4 综合适配83

5.2.5 下载验证83

5.3 功能仿真与时序仿真84

第6章 TimeQuest时序分析87

6.1 时序简介87

6.2 动态时序分析与静态时序分析87

6.3 基本时序分析模型87

6.4 SDC简介89

6.5 时序约束与时序分析技术90

6.5.1 时钟约束90

6.5.2 输入延时92

6.5.3 输出延时92

6.5.4 组合逻辑延时92

6.6 TimeQuest工具简介92

6.7 TimeQuest使用93

6.7.1 TimeQuest使用流程93

6.7.2 TimeQuest使用举例94

6.8 时序例外的约束与分析98

6.8.1 false path98

6.8.2 multicycle path多周期路径98

6.8.3 set＿max＿delay和set＿min＿delay101

第7章 Synplify Pro使用102

7.1 Synplify工具简介102

7.2 QuartusⅡ与Synplify Pro联合使用流程103

7.2.1 Synplify Pro与Qua rtusⅡ独立运行103

7.2.2 QuartusⅡ中调用Synplify Pro106

7.2.3 Synplify Pro中调用QuartusⅡ107

第8章 Verilog高级设计110

8.1 编码风格110

8.1.1 避免生成多余latch110

8.1.2 资源共享111

8.1.3 避免同时使用时钟双沿113

8.2 编码风格检查113

8.3 自检测Testbench设计115

8.4 FSM设计118

8.4.1 FSM分类118

8.4.2 两段式FSM设计119

8.4.3 三段式FSM设计120

8.4.4 FSM状态编码121

8.5 多时钟域设计122

8.5.1 亚稳态122

8.5.2 2DFF同步器123

8.5.3 Open-Loop与Closed-Loop同步器124

8.5.4 多个控制信号的同步电路设计126

8.5.5 数据信号的同步电路设计129

8.6 复位信号处理132

8.7 PLI/VPI编程132

8.7.1 仿真器扩展接口发展历史132

8.7.2 VPI简介133

8.7.3 注册systf133

8.7.4 VPI实例1：系统任务hello134

8.7.5 回调callbacks135

8.7.6 VPI实例2：系统函数random136

8.7.7 object存取方法140

8.7.8 VPI实例3：显示所有nets141

第9章 低功耗设计145

9.1 功耗来源145

9.2 基于FPGA的功耗估算145

9.3 低功耗设计方法146

9.3.1 门控时钟147

9.3.2 操作数隔离147

9.4 工具选项148

第10章 SOPC系统150

10.1 SOPC概念150

10.2 SOPC Builder简介150

10.3 Avalon总线151

10.4 NiosⅡ处理器简介151

10.5 SOPC开发流程153

10.6 SOPC最小系统硬件开发153

10.7 NiosⅡ软件开发155

10.7.1 NiosⅡ软件开发简介155

10.7.2 NiosⅡIDE使用流程：LED实例155

10.8 基于NiosⅡ的SOPC系统上μCLinux移植159

10.8.1 硬件设计159

10.8.2 软件开发环境161

10.8.3 NiosⅡ交叉开发工具链的构建162

10.8.4 硬件信息传递163

10.8.5 内核与应用程序配置164

10.8.6 系统测试166

10.8.7 网络应用168

10.9 Avalon总线IP核的开发168

10.9.1 Avalon总线功能模型168

10.9.2 Avalon总线IP核开发基本框架170

10.9.3 Avalon总线IP核仿真170

10.9.4 Avalon总线IP核集成171

10.9.5 Avalon总线IP核测试173

10.10 u-boot移植与使用174

10.10.1 u-boot移植174

10.10.2 u-boot使用176

第11章 综合设计：基于OR1200的SoC系统构建182

11.1 Wishbone总线182

11.2 构建基于OR1200的最小SoC系统185

11.2.1 系统硬件框图185

11.2.2 部件简介186

11.2.3 系统构建189

11.2.4 or32交叉开发工具链195

11.2.5 软件开发197

11.2.6 系统软硬件联合仿真201

11.3 基于Wishbone总线的IP核开发201

11.3.1 Wishbone总线功能模型201

11.3.2 Wishbone总线IP核开发基本框架202

11.3.3 Wishbone总线IP核仿真203

11.3.4 Wishbone总线IP核集成204

11.3.5 Wishbone总线IP核测试204

11.4 构建基于OR1200的实用SoC系统205

11.4.1 系统硬件框图205

11.4.2 uart16550206

11.4.3 flash控制器207

11.4.4 sdram控制器207

11.4.5 u-boot移植207

11.4.6 dm9000a网络接口207

11.4.7 Linux移植208

附录 rtl＿to＿gate工具210

参考文献211